※ TMI는 Too Much Information, 생각했던 것보다 더 과도한 정보를 제공하는 경우에 사용하는 신조어입니다. 보통 TMI라고 한다면 필요 없거나 관심 없는 정보가 많지만 알아 두면 유익하거나 의미 있는 정보를 접하기도 합니다. 반도체 TMI는 기사에서 세세하게 설명하지는 않지만 알아두면 좋은 정보를 전달하기 위해 마련한 코너입니다. 일상생활 속 궁금한 반도체 관련 정보를 톺아보겠습니다.

[IT동아 남시현 기자] 스마트폰과 노트북, 데스크톱 컴퓨터, GPU 등 AI 가속기 등 새로운 반도체 제품이 나왔을 때 늘 등장하는 단위가 있습니다. 바로 ‘나노미터(nm)’입니다. 예를들어 아이폰 18 프로는 아이폰 시리즈 최초로 2nm 공정으로 제작된 A20 프로 칩셋이 탑재됐고, 인텔 코어 울트라 시리즈 3에는 1.8나노 공정이 활용되었다는 식입니다. 이미 업계에서는 수십년 째 해당 단위를 사용하고 있어서 반도체의 성능 구분에 익숙하지 않더라도 나노미터의 숫자가 작을수록 더 최신 제품이라는 것 정도는 인지하는 분이 많습니다.

나노미터란 무엇인가?

우선 나노미터란 얼마나 작은 단위일까요? ‘나노(nano)’는 국제단위계(SI)에서 10억분의 1을 뜻하는 접두어입니다. 따라서 1나노미터는 1미터의 10억분의 1, 즉 10⁻⁹m입니다. 1mm를 1000분의 1로 나뉘었을 때가 1마이크로미터, 이를 다시 한번 더 1000분의 1로 나누면 1나노미터가 됩니다. 우리가 일상적으로 사용하는 1mm 눈금이 100만 nm고, 사람의 머리카락 굵기는 수만 nm입니다. 가시광선의 파장 조차도 수백nm 수준이어서 nm 구조물은 일반적인 광학 현미경으로는 직접 들여다보기도 어려울 정도로 작습니다.

반도체 업계에서 처음부터 나노미터가 사용된 것은 아닙니다. 1970년대 초기 반도체부터 1990년대 초반까지는 회로의 선폭에 마이크로미터 단위가 사용됐고, 1985년 등장한 인텔 386부터 1마이크로미터급으로 미세화됐습니다. 1997년 등장한 펜티엄 II는 350nm였고, 2004년 출시된 펜티엄 4부터 100nm 이하로 돌입합니다. 2026년 기준으로는 인텔의 1.8nm급 공정이 18A 공정, TSMC의 N2 및 삼성전자의 SF2 공정이 최신입니다. 내년에는 TSMC가 1.4nm 상당의 공정을 시버 양산할 계획입니다.

초기엔 ‘트랜지스터 게이트 길이’, 지금은 공정의 구분에 의의

그런데 나노미터는 물리적 치수를 뜻하죠. 따라서 과거 평면형 트랜지스터 시절에는 ‘트랜지스터의 게이트 길이’가 몇 나노미터인가가 비교 기준으로 사용됐습니다. 게이트는 전류가 흐르는 채널을 켜고 끄는 부분이고, 이 길이를 줄이는 것이 핵심 과제였죠. 그래서 공정을 개선하며 게이트의 길이를 짧게 만들면서 최신 공정의 나노미터는 숫자가 더 작은 것이었습니다.

물론 현대의 공정에서는 게이트 길이 뿐만 아니라 게이트의 간격, 금속 배선 폭, 배선간의 간격, 핀 간격, 두께 등등이 모두 제각각의 단위를 사용합니다. 따라서 지금은 특정 공정을 부르는 편의상 명칭 정도로 보면 됩니다. 최신 공정인 TSMC의 N2 공정의 경우 2nm로 구분하긴 하나 실제 선폭이 2nm인 것은 아닙니다.

직전 공정인 N3와 N3E, N3P 모두 3nm라고 부르고 있지만 편의상 셋 다 3nm 수준이라고 기재합니다. 크게 봤을 때 3nm 칩을 탑재한 제품이 5nm보다 더 좋다라고 하는 건 크게 틀린 말이 아니지만 같은 3nm 공정이라면 세부 수준은 다를 수 있다 정도만 염두에 두면 됩니다

나노미터 숫자가 작을수록 고도화된 반도체 공정

그렇다면 나노미터 숫자가 줄어드는 건 어떤 의미일까요? 공정이 미세화되면 같은 면적 안에 더 많은 트랜지스터를 집적할 수 있습니다. 트랜지스터의 크기 뿐만 아니라 간격, 배선까지 모두 줄어들어 더 많은 코어와 연산 유닛 등을 그려넣을 수 있습니다.

즉 동일한 크기의 웨이퍼로 더 많고, 성능이 높은 반도체를 생산할 수 있죠. 더 낮은 전력으로 트랜지스터를 구동할 수 있어서 에너지 효율도 좋아지고요. 즉 나노단위가 작은 반도체는 숫자가 큰 반도체보다 성능은 높고, 전력효율도 더 좋은 편입니다. 물론 하드웨어 아키텍처나 제조공정의 성숙도 등에 따라 실제 성능은 또 제각각이긴 합니다.

다만 집적도 향상에 따라 전력 밀도가 높아지면서 열이 더 많이 발생하고, 누설 전류나 배선 저항 등도 커져서 더 큰 방열 설계가 필요해지는 문제도 있습니다. 그래서 반도체 업계에서는 트랜지스터를 평면으로만 배치하지 않고 다양한 형태로 구성하고 있습니다. 대표적인 변화가 핀펫 공정입니다. 기존 평면형 트랜지스터는 반도체 표면에 채널을 평평하게 배치했지만, 핀펫은 채널을 지느러미처럼 수직으로 세우고 게이트가 이를 여러 면에서 감싸도록 설계해 누설 전류를 줄입니다.

최근에 등장한 게이트 올 어라운드(GAA) 구조는 채널을 얇은 나노시트와 나노와이어 형태로 만들고 게이트가 주변을 감싸는 구조입니다. 공정 첨예화가 심화될수록 트랜지스터의 전류는 더 정교하게 제어해야하고 주요 반도체 제조사가 GAA를 비롯한 다양한 공정으로 이 문제와 부딪치고 있습니다.

나노 공정의 숫자와 함께했던 공식, 무어의 법칙

나노미터 단위의 공정이 더 정밀해지는 것은 반도체의 성능과 효율을 높이기 위한 노력입니다. 그리고 그 이면에는 무어의 법칙이 함께해왔습니다. 무어의 법칙은 1965년 인텔의 공동 창업자 고든 무어가 제시한 법칙으로 ‘집적 회로에 들어가는 트랜지스터 수는 일정 주기마다 약 두 배씩 증가한다’는 것입니다. 이를 유지하려면 같은 크기의 칩 안에 더 많은 트랜지스터가 들어가고, 배선의 크기와 간격도 더 미세하게 조정되어야 합니다.

아직까지 공정 단위가 마이크로미터이던 시절부터 2000년대까지는 약 18개월에서 24개월마다 공정 치수가 0.7배씩 줄어들었고 같은 면적에 트랜지스터도 약 두 배씩 탑재해 성능을 올릴 수 있었습니다. 하지만 2010년 초 22nm 공정을 진입하던 시기부터는 누설전류 등을 고려해 핀펫 등 입체형 트랜지스터가 도입됐고, 이 시기부터 당초 주기대로 트랜지스터가 두 배씩 증가하는 무어의 법칙이 통용되지 않기 시작했습니다.

하지만 무어의 법칙이 깨졌다고 해서 반도체의 성장세가 멈춘 것은 아닙니다. 공정 미세화와 제조 난이도, 비용 등은 모두 상승했지만 새로운 트랜지스터 구조와 첨단 패키징, 3차원 적층 방식 등을 복합적으로 활용해 반도체의 성능과 집적회로 밀집도는 꾸준히 향상되고 있습니다.

나노미터, 앞으로는 그 이하의 단위 ‘옹스트롬’ 쓰일 것

2026년 현재 1.8나노미터 급 반도체가 양산되고 있고, 내년이면 1.4나노미터 공정도 등장합니다. 과거와 달리 공정 첨예화가 어려워 소수점 단위로 줄어들고 있습니다. 인텔은 이미 나노미터 이하의 단위인 ‘옹스트롬’을 본격적으로 공정 구분에 활용하고 1.8나노미터 급 반도체를 ‘18A(옹스트롬)’으로 부르며 구분하고 있습니다. TSMC 역시 1.4나노 급 공정을 A14로 구분하며 옹스트롬을 사용하기 시작했고, 삼성전자는 SF1.4 처럼 표기합니다.

향후 1나노미터 이하로 진입하거나 소수점 두 자리 까지 첨예화하는 상황에 이른다면 지금보다 옹스트롬이라는 단위가 더 보편적으로 쓰일지도 모를 일입니다. 반도체 업계가 수십 년 동안 ‘나노미터’라는 치수를 사용한 배경은 ‘제한된 면적 안에 더 많은 기능과 성능을 담기 위해서 였던 것’입니다.

IT동아 남시현 기자 (sh@itdonga.com)