지난 실적과 10:1 액면분할 등 호재가 지금까지 이어지고 있는 듯한 엔비디아지만, 또 다른 소식이 시장의 기대감을 반영하는 것처럼 보인다. 바로 차세대 인공지능 가속기 블랙웰에 새로운 반도체 제조 공정 도입을 고려 중이라는 소식 때문이다.
엔비디아는 현재 TSMC의 CoWoS(Chip-on-Wafer-on-Substrate) 패키징 공정 아래에서 칩을 생산 중이다. 호퍼(Hopper) 설계 기반의 가속기 H100이 여기에 해당된다. 이 공정은 칩과 메모리를 인터포저(Interposer)라는 기판 위에 배열한 후 집적한다. 처리장치와 HBM 메모리 등 다양한 칩을 한 기판 위에 놓는 이종접합 구조인 것이다.
문제는 현재 패키징 기술로도 공급이 수요를 따라잡지 못하는 상황이다. TSMC는 지난 실적발표와 함께 칩 생산량을 늘려 나간다는 입장이지만, 폭발적으로 증가 중인 수요를 충족하기에는 부족하다는 것이다. 엔비디아가 새로운 패키징 기술 접목을 고려 중이라는 소식이 흘러나온 이유이기도 하다.
사각 웨이퍼로 ‘효율’ 높인 FOPLP, 그러나...
블랙웰에 조기 도입을 검토 중이라는 패키징 기술은 FOPLP(Fan-Out Panel Level Package)다. 현재 주로 쓰이는 기술은 WLP(Wafer Level Package) 기반으로 원형 웨이퍼 위에서 만들어진다. 네모 형태인 칩을 만드는 과정에서 주변부는 쓸 수 없다. 반면, PLP는 네모 모양의 패널을 써 칩의 면적에 따른 차이가 있어도 원형 웨이퍼 대비 생산성이 크게 증가한다. 버려지는 면적이 줄어들기 때문이다. 원형 웨이퍼는 10~15% 정도를 쓸 수 없다면 패널은 5% 전후에 불과하다. 수율만 충분하다면 공급량 확대에 영향을 줄 가능성이 높다.
문제는 블랙웰의 칩 크기다. 2024년 3월에 진행된 엔비디아 GTC 행사에서 공개된 블랙웰은 두 개의 코어를 하나로 이어 붙인 그야말로 ‘빅칩’이었다. 젠슨 황 엔비디아 CEO가 호퍼와 블랙웰 칩을 동시에 들어 올렸을 때만 보더라도 두 배 이상 면적 차이를 보인다. 큰 칩은 많은 데이터를 처리하는데 도움이 된다. 실제 블랙웰은 호퍼 대비 최대 30배 이상 성능을 높였다고 발표해 주목받기도 했다. 동시에 수율을 걱정할 수밖에 없다.
현재 정확한 수치는 공개되지 않았지만, H100의 수율은 높지 않은 것으로 알려져 있다. 엄청난 면적의 칩 위에 초미세공정을 적용하기 때문이다. 호퍼는 약 814㎟에 달하는 칩 속에 4나노미터 간격으로 800억 개 트랜지스터가 집적된다. 블랙웰은 호퍼 수준의 면적을 가진 칩 2개를 붙였고 그 안에 트랜지스터 2080억 개를 집적한다. 칩이 커질수록 칩과 주변 부품의 열, 장력 등에 의한 변형을 걱정해야 된다. FOPLP 패키징 공정을 도입한다고 즉시 생산성 향상으로 이어질지는 미지수다.
엔비디아가 또 다른 경쟁을 원하는 것일지도 모른다
FOPLP 기술은 이제 막 나온 것은 아니다. 과거 삼성전기가 개발해 온 것을 삼성전자가 2019년에 관련 사업부 인수로 본격적인 기술 개발에 나섰다. 엔비디아의 FOPLP 도입 검토 소식이 삼성전자에 얼마나 긍정적인 영향을 줄지 가늠하기 어렵다. 중요한 것은 현 시점에서 변화를 주지 않으면 장기적으로 후발주자에 자리를 내어줄 수 있다는 우려가 이 같은 소식으로 이어졌을 가능성이 높다.
삼성전자는 8nm 미세공정 아래 지포스 RTX 30 시리즈 칩을 생산한 경험이 있다. 그러나 그때뿐이고 엔비디아의 모든 칩은 TSMC를 통해 생산된다. 오죽하면 TSMC가 ‘슈퍼 을’이라고 부를 정도다. 현재 반도체 생산 능력이 뛰어나기 때문에 모든 팹리스(반도체 설계만 하고 생산은 맡기는 식) 기업이 TSMC를 바라보지만, 이 과정에서 비용 문제도 심심치 않게 언급되고 있다.
수급ㆍ공급망 다변화, 제품을 안정적인 가격에 공급하기 위해서는 필요한 과정 중 하나다. 엔비디아도 마찬가지다. 더 많은 자사 하드웨어 공급이 이뤄져야 소프트웨어를 통해 시장 영향력을 강화해 나갈 수 있다. FOPLP 검토 소식은 TSMC에 대한 경고이자 삼성전자를 독촉하는 메시지인 셈이다.
글 / IT동아 강형석 (redbk@itdonga.com)
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