[IT동아 남시현 기자] AI 인프라용 링크 설루션 개발 기업 파네시아(Panmnesia)가 현지시간으로 지난 6월 27일에서 7월 1일 사이 개최된 ‘컴퓨터 아키텍처 국제 심포지엄 2026(이하 ISCA 2026)’’ 산업 세션에서 차세대 CXL 컨트롤러 및 이를 탑재한 패브릭 스위치 기술을 공개했다. ISCA 2026은 컴퓨터 아키텍처 분야 최고 권위의 학회로 올해로 53년 차를 맞으며, 미국의 대표적인 첨단 기술 단지 리서치 트라이앵글 파크 인근에서 개최돼 그 위상이 매우 높다.

올해 기조연설은 컴퓨팅의 미래 전환기, 양자컴퓨팅 두 가지 주지로 진행됐다. 컴퓨팅 관련은 인텔 최초의 제온 프로세서 설계자이자 인텔에서 30년 이상 근무한 뒤 현재 어헤드컴퓨팅 최고경영자 데비 마르가 ‘컴퓨팅의 갈림길, 아키텍처, 그리고 미래시대’를 주제로 발표했다. 양자컴퓨팅 분야는 프레드 총 시카고대학교 컴퓨터과학과 시모어 굿맨 석좌교수와 제이 M 감베타 IBM 연구소장 겸 IBM 펠로우도 ‘확장성과 내결함성을 고려한 하이브리드 양자-고전 컴퓨팅 아키텍처 설계’를 주제로 발표했다.

기조연설에서도 드러나듯 올해 심포지엄은 최근 AI 및 대형언어모델의 성장에 발맞춰 AI 가속기 및 대용량 메모리 시스템과 관련 논문의 비중이 매우 높게 편성됐다. 세션 역시 LLM과 메모리 시스템 및 프로세싱 인 메모리(PIM/PNM), 기계학습 가속기, 컴퓨팅 시스템의 탄소 배출 및 지속가능성, 스토리지 시스템, 양자 등으로 준비됐다. 파네시아가 발표한 산업 트랙(Industry Track)은 상용화됐거나 테이프아웃 결과 등 실질적인 산업적 평가가 가능한 단계의 기업들이 참여해 학계와 교류하는 자리다.

구글, 엔비디아, AMD, 메타 AI 등 빅테크 자리한 산업 트랙에 선 ‘파네시아

ISCA는 컴퓨터 아키텍처에 초점을 맞춘 학회인 만큼 빅테크 기업들의 참여도가 높다. 올해 세션에는 구글, 엔비디아, AMD 등이 아키텍처 연구 및 교육 트랙에 참여했으며, 화웨이와 메타 AI, 알리바바, IBM 리서치, 암페어 컴퓨팅 등 글로벌 AI 기업들도 논문을 발표했다. 파네시아는 해당 세션에서 빅테크 기업들과 어깨를 나란히 했다.

파네시아는 ‘실리콘 수준에서 검증된 저지연 CXL 컨트롤러 및 메모리 중심 패브릭을 위한 포트 기반 라우팅 스위치(A Silicon-Proven Unified Low-Latency CXL Controller and Port-Based Routing Switch for Memory-Centric Fabrics)’라는 논문을 발표하고 차세대 CXL 컨트롤러가 탑재된 패브릭 스위치를 통해 달성할 수 있는 이기종 컴퓨팅 환경의 미래를 제시했다.

현재 대규모 데이터센터는 AI 가속기를 대규모 장치로 활용하기 위해 각 장치간 연결(인터커넥트)되어 있다. 엔비디아의 NV링크와 개방형 표준인 UA링크가 대표적이다. 이 연결 방식은 대역폭이 넓고 지연시간이 최소화된다는 장점은 있지만 연결할 수 있는 장치의 숫자에 한계가 있다. 연결된 장치 내 메모리를 통합 활용하는 메모리 시맨틱을 일부 지원하지만 접근 가능한 영역도 제한되고 메모리 공유 및 분산 메모리 아키텍처를 활용하기 어렵다. 여러 한계에도 불구하고 입력 지연이 적어 지금으로선 최선의 연결 방식으로 손꼽힌다.

파네시아, 차세대 CXL 컨트롤러로 지연 시간 잡고 확장성 높일 기술 제시

이에 따라 CXL 등 독립형 고속 메모리를 활용해 AI 가속기를 연결하는 게 파네시아의 제안이다. 파네시아는 CXL 메모리를 활용해 외부 메모리 장치를 시스템의 핵심 구성 요소로 직접 연결하고, 포트나 ID에 관계없이 호스트, 스위치, 장치간 데이터 연결성을 지원하는 스위치 기반 확장성을 지원한다. 또한 하드웨어 기반의 캐시 일관성을 구현해 소프트웨어가 개입하지 않아도 CPU 및 가속기가 메모리를 공유할 수 있다.

문제는 초기 CXL이 시장에 빠르게 안착할 목적으로 일반 서버용 하드웨어 연결 규격인 PCIe 기반으로 하고, 이 형태가 널리 활용되면서 CXL 성능 확보에 한계점이 생겼다. 이 방식은 트랜잭션 파이프라인 구조가 깊어 하나의 데이터 요청이 완료될 때 거쳐야하는 하드웨어 논리 구조가 복잡한데다가, 데이터 흐름도 병렬이 아닌 직렬화되어 지연이 크게 발생했다. 쉽게 말해 대형 도서관을 지어놓고 복잡한 동선에 한줄 서기까지 하면서 처리 속도가 떨어진 것이다. 메모리를 묶어서 쓸 수 있다는 이점에도 불구하고 성능 지연을 피하기 위해 1:1로 장치를 직접 연결하는 NV링크, UA링크 등의 방식이 채택된 이유다.

그래서 파네시아는 실리콘 수준에서 검증된 새로운 규격의 CXL 스위치를 제안한다. 기존 PCIe 기반 CXL 아키텍처는 세 개의 계층은 직렬화된 데이터 구조 등으로 구성된 물리 계층, 데이터 신뢰성을 위한 데이터 링크 계층, 데이터 흐름 제어 및 순서를 관리하는 트랜잭션 계층으로 구성된다. 구조적으로 안정적인 장점은 있으나 각 계층을 통과할 때마다 내부 버퍼와 동기화 레이어를 거쳐 지연시간이 누적된다. 파네시아는 세 계층을 단일 통합 파이프라인으로 통합하고, 불필요한 직렬화와 역직렬화, 신호 단계 등을 제거해 데이터 흐름을 극한으로 단축했다.

핵심 구조는 단일 클록 도메인, 공유 버퍼 구조, 저지연 목표 공유다. 기존 구조는 서로 다른 클록을 사용해 동기화하는 과정에서 지연이 누적된다. 새로운 구조에서는 이를 단일화해 동기화 지연을 막는다. 또한 계층마다 존재하는 버퍼를 통합해 메모리 내부에서 곧바로 목적지로 데이터를 보낸다. 각 계층의 물리적 구조는 독립적인 구조가 아니라 최저 지연시간을 달성하기 위해 전체 파이프라인 단위에서 동작한다. 즉 PCIe 기반의 확장성을 갖추면서 CXL을 통한 메모리 공유 환경에 최적화된 전용 파이프라인을 적용해 CXL의 이론적 최고 성능을 되찾겠다는 것이다.

소프트웨어 아닌 반도체 수준에서 계층 기반 라우팅 및 포트 기반 라우팅 모두 지원

아울러 PCIe 기반 CXL은 각 호스트가 독립된 물리 주소 공간으로 구성되는 계층 기반 라우팅(HBR)으로 구성됐고 3.1 버전부터 호스트가 아닌 고유 ID를 기반으로 호스트, 가속기, 메모리가 거대한 통합 가상 CXL 스위치로 연결되는 포트 기반 라우팅(PBR)을 지원한다. HBR은 다른 장치에 데이터를 보낼 때 여러 계층을 통로로 거치며 찾아가 구조가 명확하고 관리가 쉽지만 지연 시간이 길어지는 구조다. 반면 PBR은 계층 구조에 제한되지 않고 최적화된 경로로 연결하는 구조라서 지연 시간이 훨씬 적다. CXL은 두 방식을 모두 호환하면서도 PBR을 활용하는 방향으로 나아가고 있다.

파네시아의 스위치는 하드웨어 단위에서 HBR을 PBR로 변환한다. 동작 방식은 스위치 내 분류기가 메시지를 분석하고 HBR로 동작할 경우 적합한 데이터를 포함해 PBR 형식으로 재구성한다. 내부 구조가 두 방식을 모두 중첩해서 실행하므로 통신 규격의 투명성은 유지되고 초저지연 성능도 보장된다. 반대로 PBR 기반이 다시 HBR로 전송될때는 변환 테이블을 통해 PCIe 호환 식별 데이터로 전환시킨다. 공유 메모리에 각 장치들이 동시에 접근할 수 있고, 멀티 호스트 하드웨어도 지원해 각 호스트가 일관성 깨짐 없이 자원을 나눠쓸 수도 있다.

아울러 하나의 물리 스위치를 여러 개의 호스트가 동시에 존재하는 가상 스위치(VCS) 기술도 적용된다. 가상화 스위치가 동적 포트 바인딩 메커니즘을 통해 하드웨어 수준에서 제어되므로 소프트웨어 중재 없이 여러 호스트가 공유 메모리 풀에 동시에 접근할 수 있고, 성능도 일정하게 보장된다. 스위치는 다중 장치 연결을 위해 ‘멀티 호스트 디바이스’도 지원한다.

논문에 포함된 지연 시간 및 파이프라인 동작 분석에 따르면 기존의 PCIe 형식 스위치는 복잡한 계층 라우팅으로 인해 단일 로컬 노드보다 지연 시간이 2.8배 정도 높다. 반면 하드웨어 기반 변환이 적용된 스위치는 기존 스위치 대비 지연 시간은 약 35% 적고, 논문의 핵심인 통합 컨트롤러와 PBR 스위치까지 모두 결합한 형태는 53%까지 감소했다.

온라인 트랜잭션 처리 시스템 성능을 구분하는 벤치마크인 TPC-C 플러그인을 구동할 때 GPU 캐시미스가 발생하면 무조건 외부 저장소에 접근해야 해 지연 시간이 늘어지는데, CXL 공유 메모리를 적용하면 연결된 장치간 데이터를 재사용하고 메모리 용량 확장으로 스토리지의 접근 빈도가 낮아져 지연 시간이 평균 32%에서 최대 60%까지 줄어든다.

또한 대규모 컴퓨팅 중 가장 오래걸리는 상위 1%~0.1%를 의미하는 최악의 지연 시간(p99 tail latency)도 통합 컨트롤러와 PBR 스위치를 조합할 때 일반 상태의 지연은 29% 줄이고, P99 지연도 58%까지 떨어뜨리는 결과를 보여준다. 테스트에서는 CPU 사양의 한계로 인해 발생하는 지연 시간의 불안정성도 제어하는 모습을 보여줬다.

파네시아의 차세대 CXL, 이론이 아닌 현실로 구현된 반도체

파네시아의 통합형 CXL 컨트롤러는 단순한 이론이 아닌 실제 반도체 형태로 제작돼 검증까지 완료된 상태다. 또한 하드웨어 파이프라인을 완전히 통합하고 소프트웨어와 펌웨어에 요구되는 지연시간을 통째로 제거해 지연 시간을 기존의 계층 기반 라우팅과 비교해 2.1배 줄이는 데 성공했다. 지연 시간이 적극적으로 줄어들면서 여러 장치와 주소가 복잡하기 얽힌 실제 시스템 환경에서도 전체 처리량은 최대 두 배까지 상승하는 결과를 얻는다.

이전까지의 CXL 스위치 연구나 메모리 통합 관련 연구는 확장성을 늘리면 지연 시간이 늘어나고, 지연 시간을 줄이면 확장성을 포기해야 했다. 특히 많은 연구가 PCIe 구조 기반과 계층 기반 구조를 유지하면서 가능한 효율적인 개선 방안을 찾는데 집중했다. 반면 파네시아는 확장성과 통합된 구조를 갖춘 반도체를 직접 설계해 호환성은 훨씬 높이고 지연 시간은 줄인 형태의 CXL 스위치를 제시했다. 해당 스위치를 활용하면 CXL 메모리에 연결할 수 있는 서버 개수도 몇 개 수준에서 수십 대 이상으로 늘어나 완전히 새로운 AI 가속기 연결 구조를 구축할 수 있다.

파네시아는 ISCA에 소개한 스위치를 고도화해 PCIe 6.4-CXL 3.2 퓨전 스위치를 개발하고 현재 사전배포용 칩까지 확보했다. 차세대 CXL 컨트롤러는 최신 규격인 4.0을 더해 PCIe 7.0-CXL 4.0 콤보 IP로 제품화를 마쳤다. 한편 동일 세션에서는 메타 AI도 "Vistara: Making CXL Real—ASIC 설계 및 OS 지원에서 하이퍼스케일 배포까지의 전체 경로’라는 논문을 발표해 메타가 CXL 기반의 대규모 배포가 가능하고, 이를 통해 기계학습 추론을 위한 서버 수는 최대 25% 줄이고 분산 캐시의 평균 지연도 29% 줄임을 입증해 CXL 기반 이기종 컴퓨팅의 현실화에 힘을 보탰다.

정명수 파네시아 대표는 “이번 ISCA에서 발표된 두 실증 결과를 종합해보면 컨트롤러와 IP 설계부터 실리콘 칩 구현, 라우팅, 운영체제 지원, 대규모 환경 배포에 이르는 전 과정에 걸쳐 CXL이 데이터센터 환경에서 실용적으로 활용될 준비가 됐다는 결론을 도출할 수 있다” “전문가 집단 검증을 통해 이러한 사례가 공식적으로 인정받은 것은 AI 확산에 따른 메모리 수요 증가에 맞춰 CXL 기술이 본격적으로 확산될 가능성을 보여주는 의미 있는 이정표”라고 말했다.

IT동아 남시현 기자 (sh@itdonga.com)