SK하이닉스, HBM 로드맵 가속화를 위해 인텔 EMIB 등 첨단 패키징 기술 활용

SK하이닉스는 차세대 HBM 솔루션에 인텔의 EMIB와 같은 첨단 패키징 기술을 활용하고 있으며, 이는 궁극적으로 3D 패키징 단계로 진입할 예정이다.

Hot Chips 2026에서 SK하이닉스 패키지 엔지니어링 담당 부사장 이재식은 '고대역폭 메모리를 위한 첨단 패키징' 브리핑을 통해 회사가 HBM 로드맵을 가속화하기 위해 첨단 패키징 기술을 어떻게 활용할 계획인지 발표했다.

회사는 현재 HBM이 어떻게 구축되는지 설명했다. HBM 구조는 TSV를 사용하여 여러 코어 다이(DRAM IC)를 베이스 다이에 연결하는 3D 스택 구조로 구성된다. HBM은 현재 최대 16개의 슬라이스, 즉 16-Hi 스택 높이에 도달할 수 있다.

랭크당 4개의 슬라이스가 있으며, 16-Hi 스택에는 4개의 랭크가 포함된다. 슬라이스당 4개의 채널이 있으며, 이들은 총 16개의 뱅크를 통합한다. HBM과 GPU는 별도의 칩이지만 2.5D 패키징을 사용하여 동일한 실리콘 인터포저에 장착된다. 각 HBM 모듈은 또한 Si 인터포저를 통해 16개 채널을 가진 1024개의 IO를 포함한다. 이들은 PHY를 통해 HBM 스택을 XPU에 연결한다.

HBM은 공간, 전력 및 운영 비용을 절감하기 때문에 DRAM 솔루션으로서 중요하다. 일반적인 GDDR6 솔루션은 24GB 용량과 768GB/s 대역폭을 제공하는 반면, 4개의 스택을 가진 HBM3E 솔루션은 공간을 절반으로 절약하면서 최대 144GB 용량과 4TB/s 대역폭을 제공한다.

SK하이닉스의 현재 로드맵에는 최대 24Gb DRAM 밀도, 36GB 용량, 총 2048 IO 비트, 최대 8Gbps IO 속도, 2048GB/s 대역폭을 갖춘 HBM4가 최고급 제품으로 포함된다.

HBM4는 패키지 높이와 크기가 증가했다. 또한 HBM3E보다 더 많은 TSV와 마이크로 범프를 통합한다.

현재 두 가지 주요 HBM 패키징 기술이 있다: 열압착 + 비전도성 필름(TC+NCF)과 매스 리플로우 + 몰드 언더필(MR+MUF). TC+NCF는 다이 뒤틀림 문제에 대한 저항력이 우수하지만, 열 저항이 높고 생산성이 낮다. MR+MUF는 생산성이 높고 열 저항이 낮지만, 칩 뒤틀림에 더 취약하며 갭 필(gap fill) 단점도 있다.

SK하이닉스는 또한 Fab에서 고객 시스템에 이르는 6가지 주요 단계를 포함하는 HBM 공정 흐름을 강조했다.

SK하이닉스가 HBM 패키지에 통합하는 4가지 핵심 기술은 다음과 같다.

첨단 MR-MUF는 SK하이닉스가 16-Hi HBM3E 솔루션에 이미 활용하고 있으며, 여기에는 워피지 제어(Warpage Control)와 미세 피치 인터커넥션 및 협소 갭 필(Fine Pitch Int'n & Narrow Gap-fill)이라는 두 가지 새로운 기술이 적용되었다. 전체 패키지 높이는 775마이크론으로 증가했으며, 칩 두께는 0.9배, 갭 높이는 0.5배, 범프 피치는 0.9배로 축소되었다.

그러나 앞으로 해결해야 할 몇 가지 주요 과제가 있다. 첫째는 대역폭 수요 증가에 따른 HBM 전력 증가이며, 둘째는 TSV 영역과 관련된 열 문제이다. TSV 수가 증가함에 따라 TSV 피치 크기가 줄어들더라도 면적은 계속 증가한다. 또한, 두 세대마다 대역폭이 거의 두 배로 증가하면 기존 공정 및 패키징 기술에 2.2배의 열 부담이 가해진다.

따라서 SK하이닉스는 16-Hi 스택을 넘어 더 좁은 피치를 통해 더 높은 성능을 제공하고, 더 높은 전도성을 통해 더 나은 열 효율을 제공하기 위해 하이브리드 본딩과 같은 미래 방법론을 모색하고 있다.

SK하이닉스는 하이브리드 본딩이 MR-MUF 공정 대비 24% 더 두꺼운 코어 다이와 18마이크론 미만의 TSV 피치 크기를 달성한다고 밝혔다. 스택 레이어 수가 증가하더라도 하이브리드 본딩은 열 저항이 35% 낮다.

앞으로 SK하이닉스는 TSV를 두 배로 늘리고 로직 공정 통합을 통해 IO 속도를 높여 대역폭을 늘릴 계획이며, 전력/PDN(Power Delivery Network) 문제는 최신 최적화된 로직 파운드리 공정을 사용하여 전력 TSV를 '모든 곳에' 확산시켜 PDN을 크게 개선함으로써 해결할 예정이다.

HBM 기술에서 더 높은 전력 밀도, 대역폭 및 스택 높이에 대한 끊임없는 요구는 더 두꺼운 산화물 층, 더 밀집된 TSV 및 증가하는 핀 속도로 인해 상당한 열, 기계 및 패키징 문제를 야기한다.

MLMO, 최적화된 마이크로 범프, 향상된 열 전도성, 공정 마진 및 미세 피치를 위한 새로운 하이브리드 본딩, IHBM과 같은 핫스팟 솔루션과 같은 혁신 기술이 이러한 문제를 적극적으로 해결하고 있다. 그러나 스택이 16~20단으로 이동하고 아키텍처가 로직과의 더 긴밀한 3D 통합으로 발전함에 따라 성공을 위해서는 설계, 재료, 고객 공정 및 인터포저 기술의 더욱 긴밀한 공동 최적화가 필요할 것이다. 용량과 대역폭 모두에 대한 미래 워크로드 요구 사항을 충족하기 위해서는 업계 전반의 지속적인 협력이 필수적이다.

회사는 또한 CoWoS-L, CoWoS-R 및 CoWoS-S와 함께 2.5D HBM 솔루션 슬라이드에서 인텔 EMIB 패키징 기술을 언급했다. 인텔과 SK하이닉스는 메모리 분야에서 합작 투자에 참여할 것이라는 소문이 있다.

SK하이닉스는 또한 다양한 첨단 패키징 기술이 HBM/인터포저에 미치는 영향이 어떻게 다른지 보여주었다. 마지막으로 SK하이닉스는 3D 통합을 염두에 두고 미래를 내다보고 있으며, 이는 첨단 로직 및 첨단 패키징 기술이 성숙해지면 모두가 원하는 가속기 위에 HBM을 쌓을 수 있게 할 것이다.