Intel Xeon 7 'Diamond Rapids' 아키텍처

Intel은 컴퓨트 타일을 CBB(Compute Building Blocks)라고 부르며, 이 타일에는 LLC(Last-Level Cache)를 포함하는 베이스 타일 위에 코어 칩렛이 쌓여 있다. 각 코어 칩렛은 최대 16개의 코어를 포함하며, 확장된 Diamond Rapids SoC를 기반으로 최대 4개의 칩렛이 하나의 CBB에 탑재될 수 있다. 각 칩렛은 3D Xbar를 통해 베이스 타일에 연결된다. 완전한 Diamond Rapids SoC는 Intel 3-T 공정으로 제작된 4개의 베이스 타일, Intel 3 공정으로 제작된 2개의 패브릭 허브 타일, 그리고 Intel 18A-P 공정으로 제작된 16개의 코어 칩렛을 포함한다.

Diamond Rapids는 4개의 CBB로 구성되며, 각 CBB는 16개의 P-코어를 포함하는 4개의 코어 칩렛을 포함한다. 코어는 각 칩렛 내의 프라이빗 L2 캐시에 접근하며, 베이스 타일에 위치한 L3 캐시를 공유한다. 칩렛은 Foveros Direct 3D 패키징 기술을 통해 3D 크로스바 방식으로 베이스 타일에 연결된다.

Intel은 Granite Rapids와 비교하여 레이아웃을 완전히 변경했다. 메모리와 I/O를 중앙에 배치하고 코어를 칩 가장자리로 이동시켰다. 이는 AMD에서 볼 수 있는 레이아웃과 유사하다.

메모리 및 I/O 사양

Diamond Rapids는 16채널 메모리를 지원하며, DDR5는 최대 8,000MT/s, MRDIMM은 최대 12,800MT/s를 지원한다. Intel은 Xeon 6+ 'Clearwater Forest'에서 메모리 속도를 높였지만, 이제 P-코어 Xeon에서 빠른 DDR5 지원과 함께 16채널로 확장된 메모리 구성을 제공한다(Granite Rapids는 최대 12채널이었다).

Diamond Rapids는 유연한 I/O 서브시스템 덕분에 128레인의 PCIe 6.0, CXL 3.0, UPI 3 또는 이들의 조합을 지원한다. 또한 플랫폼 사용을 위해 4개의 PCIe 4.0 레인(CPU당 총 8개)을 포함한다.

메모리 패브릭에서는 DDR PHY를 통해 메모리 컨트롤러로 이어지는 표준 흐름을 볼 수 있지만, Intel은 체인 끝에 온다이 스눕 필터를 포함했다. 스눕 필터는 캐시 일관성을 유지하기 위한 디렉토리이며, 이를 CPU 온다이로 이동시켜 메모리에서 디렉토리 저장 및 캐시 일관성 작업을 제거한다.

UCIe-S와 고급 패키징 기술인 UCIe-A에 대한 몇 가지 질문이 있었다. Intel은 주로 거리에 따라 UCIe-A가 여러 '홉'을 필요로 한다는 점을 선택의 이유로 들었다. UCIe-S는 더 긴 거리에서 균일한 접근을 제공하여 칩 전체에 걸쳐 더 낮은 지연 시간을 가능하게 한다.

AVX 10.2 및 APX 지원

Diamond Rapids에 대한 주요 발표에서 부차적인 내용이지만, 차세대 Xeon CPU는 AVX-512와 x86 ISA의 현대화로 설명되는 Intel의 APX(Advanced Performance Extensions) 여정에서 중요한 이정표를 세웠다. 두 기술 모두 2023년에 설명되었으며, 이제 Diamond Rapids에 적용된다.