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인텔, 향후 반도체 혁신 가속하고 업계 리더십 강화할 차세대 공정 및 패키징 기술 발표

2021.07.30. 13:19:47
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인텔(Intel)은 7월 27일 온라인 브리핑을 통해, 2025년 및 이후 제품에 이르기까지 발전을 가속화할 토대가 되는 공정과 패키징 측면의 혁신 기술들을 소개했다. 이 자리에서 인텔은 새로운 공정 노드명 정의와 함께, 20A 공정에 적용될 새로운 트랜지스터 아키텍처 ‘리본펫(RibbonFET)’, 후면 전력 공급 방식 ‘파워비아(PowerVia)’를 발표했다.

반도체 업계의 공정 노드명이 실제 게이트 길이 등의 기술적 특징과 일치하지 않고, 유사한 공정 노드명을 사용하는 업체들 간에도 집적도 등에 차이가 있는, 상대적인 명칭임은 이미 잘 알려진 문제다. 이에 인텔은 향후 공정에서 ‘나노미터’ 단위를 사용하지 않는 새로운 공정 명칭을 발표하며, 공정 성능, 전력, 면적 등 핵심 기술 매개변수를 바탕으로 한 새로운 공정 명칭 정의는 향후 등장할 공정 기술들의 특징을 더욱 명확하게 나타낼 수 있을 것이라 밝혔다. 이 새로운 공정 명칭은 기존 ’10nm Enhanced SuperFin’으로 알려진 차세대 공정을 ‘인텔 7(Intel 7)’ 명칭으로 변경 적용하면서 시작되며, 향후 새로운 세대마다 15~20% 향상된 와트당 성능을 제공할 수 있을 것이라 제시했다.

2024년부터 생산에 들어갈 것으로 전망되는 ‘인텔 20A’ 공정에서는, 인텔이 ‘핀펫(FinFET)’ 이후 처음 선보이는 새로운 트랜지스터 아키텍처인 ‘리본펫(RibbonFET)’, 후면 전력 공급망 방식 ‘파워비아(PowerVia)’가 적용된다. 이 중 ‘리본펫’은 기존의 ‘핀펫’이 3면을 감싸는 게이트였던 것과 비교해, 모든 면을 감싸는 ‘GAA(Gate-all-around)’ 구조가 특징으로, 더 작은 면적에서 더 빠른 트랜지스터 스위칭 속도 구현이 가능하며, 다중 핀과 구동 전류가 동일한 특징을 가진다. 또한 후면 전력 공급망 방식 ‘파워비아’는 웨이퍼 전면에 전력 라우팅이 필요하지 않아 전압 강하와 노이즈를 줄이면서, 신호 전송을 최적화할 수 있게 한다.

▲ 인텔의 차세대 프로세스 공정 명칭은 이제 특정 물리적 수치를 의미하지 않는다 (자료제공: Intel)


인텔코리아 권명숙 사장은 이 자리에서, 인텔은 디지털 변혁이 가속화되는 시대에 고객의 차세대 혁신을 지원하는, 신뢰할 수 있는 소프트웨어, 실리콘, 플랫폼, 패키징, 프로세스 기술과 대규모 생산력을 갖추고 있으며, IDM 2.0은 향후 인텔이 대응 가능한 모든 분야에서 리더십을 갖춘 제품을 제공할 수 있게 하는 전략이 될 것이라 밝혔다. 또한 인텔은 대규모의 제조를 가능하게 하는 글로벌 내부 제조시설 네트워크는 물론, 외부 파운드리 역량의 활용 및, 세계 수준의 파운드리 서비스를 구축해, 전 세계적으로 늘어나고 있는 반도체 수요와 고객의 다양한 요구에 대응하고, 글로벌 반도체 시장에서의 리더십 강화를 위한 노력을 지속해 갈 것이라 덧붙였다.

나노미터 기반 프로세스 공정 명칭은 트랜지스터 게이트의 물리적 길이에 따라 명명되었지만, 현재의 공정 명칭은 스트레인드 실리콘, 핀펫 기술 등의 등장과 함께 실제 트랜지스터 게이트의 물리적 크기를 의미하지 않게 되었다. 그리고 인텔은 지금까지 유지해 온 공정 명칭이 고객들에 전력 효율과 성능의 균형을 유지하는 방법에 대한 완전한 정보를 제공하지 못하고 있다고 지적하고, 새로운 공정 명칭은 공정 성능, 전력, 면적 등 핵심 기술 매개변수를 바탕으로 더욱 명확하고 일관성 있으며, 의미있는 체계를 가지고, 고객들이 좀 더 나은 정보 기반 의사결정을 할 수 있게 돕는다고 밝혔다. 그리고 하나의 노드에서 다음 노드로 명칭을 붙일 경우, 일반적으로 개선된 사항을 전체적으로 평가, 반영한다고 덧붙였다.

새로운 공정 기술 명칭은 현재의 10nm SuperFin 이후 세대부터 적용된다. 이에, 클라이언트 PC용 12세대 코어 프로세서로 예정되어 2021년 선보일 예정인 ‘엘더 레이크(Alder Lake)’와 2022년 1분기 선보일 예정인 데이터센터용 차세대 제온 스케일러블 프로세서로 알려진 ‘사파이어 래피즈(Sapphire Rapids)’에 적용될 예정이었던 ‘10nm Enhanced SuperFin’ 공정은 새로운 명명법에 따라 ‘인텔 7’로 불리게 된다. 이 공정은 실리콘 격자간격을 더 늘리고, 더 낮은 저항 물질 사용, 새로운 고밀도 패턴화 기법, 간소화된 구조 및 높은 메탈 적층으로 향상된 라우팅 등의 트랜지스터 최적화가 적용되어, 기존 10nm SuperFin 공정 대비 약 10~15% 더 높은 와트당 성능을 제공할 것으로 소개되었다.

▲ ‘인텔 4’는 메테오 레이크, 그래나이트 래피즈 등의 차세대 제품군에 적용될 계획이다 (자료제공: Intel)


▲ ‘인텔 20A’에서는 트랜지스터 아키텍처의 근간이 변경될 예정이다 (자료제공: Intel)


기존에 ‘인텔 7nm’로 알려졌던 차세대 공정은 ‘인텔 4’로 명명된다. 이 공정은 ‘인텔 7’ 대비 약 20% 향상된 와트당 성능을 제공하며, ASML과의 협력을 통해 13.5nm 파장의 빛을 사용하는 극자외선(EUV) 리소그래피를 전면 도입한다. 이 공정은 차세대 클라이언트 PC용 프로세서인 ‘메테오 레이크(Meteor Lake)’, 데이터센터용 ‘그래나이트 래피즈(Granite Rapids)’ 등에 적용되며, 2022년 하반기 생산에 들어갈 계획이다. 특히, ‘메테오 레이크’의 경우는 이미 2021년 2분기 ‘테이프 인’ 단계에 돌입했으며, 이는 ‘인텔 4’ 공정 기반의 제품을 만드는 데 필요한 성능이나 수율 등을 달성하고, 약속한 기간 안에 실제 제품을 선적 가능한 과정을 순조롭게 진행하고 있다는 의미라고 덧붙였다.

한편, 인텔은 반도체 제조공정의 미세화를 위해서는 EUV 외에도 관련한 장비와 생태계 육성, 업체들과의 협력 등이 중요하다는 점을 강조했다. 그리고 ASML과의 협력 측면에서, 인텔은 High NA(High Numerical Aperture) EUV라 불리는 차세대 극자외선 리소그래피(EUV)를 빠르게 도입할 계획이며, 기술 정의에서 배치에 이르기까지 폭넓은 영역에서의 긴밀한 협력을 통해, 업계 최초로 High NA EUV 생산 툴을 공급 받을 수 있을 것으로 기대한다고 밝혔다.

2023년 하반기에 제품 생산을 시작할 것으로 예정된 ‘인텔 3’ 은 핀펫 구조를 유지하면서, ‘인텔 4’ 대비 약 18% 향상된 와트당 성능을 제공할 것으로 예상되고, 이는 일반적으로 표준 노드에서 달성하는 성능 향상보다 높은 수준의 성능 향상이라고 평가했다. 그리고 ‘인텔 3’은 이러한 성능의 구현을 위해, ‘인텔 4’보다 밀도가 높고 성능이 뛰어난 라이브러리, 인트린직(intrinsic) 드라이브 전류 증가, 저항이 낮은 최적화된 인터커넥트 메탈 적층, EUV 사용 확대 등을 구현한다고 소개했다. 현재 이 공정은 모델링을 완료하고 테스트 칩을 만드는 단계에 있는 것으로 언급되었다.

2024년 생산에 들어갈 것으로 예상되는 ‘인텔 20A’는 반도체의 ‘옹스트롬(angstrom)’ 시대를 여는 의미를 가지고 있기도 하며, ‘리본펫(RibbonFET)’과 ‘파워비아(PowerVia)’ 기술이 새롭게 적용되는 시점이기도 하다. 이 중 ‘리본펫’은 기존의 ‘핀펫’과 비교해, 게이트가 모든 면을 둘러싸는 GAA(Gate-all-around) 아키텍처가 특징이며, 이를 세로로 적층해 구성할 수 있다. 이 기술은 더 빠른 트랜지스터 스위칭 속도를 제공하는 동시에 더 작은 면적이 가능하며, 다중 핀과 구동 전류가 동일하다. 또한 ‘파워비아’는 실리콘 후면을 통해 전력을 공급하는 방식으로, 전면에 신호와 전력 공급 배선이 모두 존재하던 기존 구조 대비, 웨이퍼 전면에 전력 라우팅이 필요하지 않아 전압 강하와 노이즈를 줄이면서 신호 전송을 최적화할 수 있게 한다.

▲ 고급 패키징 기술에서는 디자인의 유연성을 높일 차세대 포베로스 기술이 소개되었다


고급 패키징 기술은 단일 실리콘 다이로 구현하기 어려운 복잡한 구성의 시스템을 여러 실리콘에 걸쳐 구현, 결합해 최종 제품화할 수 있는 유연성을 제공할 수 있다. 이 패키징 기술에서, 인텔의 EMIB는 2017년부터 관련 제품이 출하되는 등, 업계 최초의 2.5D 임베디드 브릿지 솔루션으로 리더십을 유지해 오고 있으며, 다이간 연결에 필요한 추가 실리콘 없이 효과적으로 실리콘 다이를 결합할 수 있게 해, 표준 패키징 기술 대비 두 배 이상 향상된 대역폭 집적도와 네 배 향상된 전력 효율성을 제공할 수 있다고 소개되었다. 인텔은 차세대 제온 스케일러블 프로세서로 알려진 ‘사파이어 래피즈’에 EMIB를 적용할 계획이며, 이를 통해 모놀리식 설계와 거의 동일한 성능을 제공하는 듀얼 래티클 크기의 장치를 구현할 수 있을 것이라 밝혔다. 또한 차세대 EMIB에서는 범프 피치가 55 마이크론에서 45 마이크론으로 줄어들 것이라 덧붙였다.

포베로스(Foveros)는 웨이퍼 수준의 패키징 기능을 활용한 3D 적층 기술로, 클라이언트 PC용 ‘메테오 레이크’가 2세대 포베로스 기술을 사용할 것으로 알려졌다. ‘메테오 레이크’는 36 마이크론의 범프 피치를 사용해, 5~125W TDP의 다양한 제품을 여러 공정 기술로 만든 타일의 결합으로 구현할 것으로 예상된다. 또한, Xe-HPC GPU ‘폰테 베키오(Ponte Vecchio)’ 는 EMIB, 2세대 포베로스를 모두 적용한 첫 번째 제품으로, 최대 47개의 타일로 구성될 것으로 언급되었다. 그리고 차세대 포베로스 기술로는 디자인 측면에서 큰 유연성을 제공할 ‘포베로스 옴니 (Foveros Omni)’, 웨이퍼와 패키지의 경계를 줄일 ‘포베로스 다이렉트 (Foveros Direct)’ 등이 소개되었다.

‘포베로스 옴니’는 적층 기술에서의 TSV 사용시 수율에 미치는 영향을 최소화하고 효율을 높이기 위해, 전력 및 I/O 연결에서 구리 소재의 컬럼을 사용해 패키지와 실리콘 사이에 바로 연결할 수 있는 방법을 구현한 것이 특징이다. 그리고 이를 통해, 다양한 공정 기술 기반의 상부 다이와 기본 타일을 혼용한 패키징을 쉽게 구현할 수 있게 했다. 또한 ‘포베로스 다이렉트’는 실리콘간의 연결에서 구리 간 직접 연결을 가능하게 해, 10마이크론 이하의 범프 피치를 구현하면서, 웨이퍼와 패키징의 경계를 모호하게 하고, 기능 블록 수준 파티셔닝으로 최종 제품을 구현할 수 있는 유연성을 제공한다. 이들 기술은 모두 2023년 준비될 예정이다.



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